基于WiMax及其衍生标准的新兴宽带无线协议必须更加低的吞吐量和数据速率。这些协议明确提出的较慢芯片速率和数字射频处置可以在用于FPGA方案的硬件上获得最佳的构建。　　FPGA非常适合作为高性能、高性价比的解决方案来构建这些物理层协议中的数字功能，因为它们还包括以下非常丰富的资源：　　1.DSP模块，可以用来构建各种FIR滤波和FFT/IFFT操作者所拒绝的乘法器和加法器/累加器功能；　　2.SERDES收发器，可以反对无线前端与基带数字板之间的CPRI和OBSAI模块；　　3.最重要的FPGA嵌入式RAM块存储器(EBR)，可以用来存储滤波器系数，继续执行块交叠以及构建FEC解码(Turbo、维特比、Reed－Solomon等)；　　4.高速LVDSI/O，分别反对到DAC和来自ADC的长并行接口。这些转换器定义了射频/仿真功能和廉价数字基带逻辑之间的界限。

模块的速率越高，低成本FPGA解决方案之后能构建更好的数字上变频/数字下变频功能。　　本文重点辩论第一种资源，即DSP乘法模块。通过增加和优化DSP乘法模块在FFT和FIR中的构建，设计师可以在尽量减少资源用于的条件下符合吞吐量拒绝，从而容许用户用于最不具性价比的现成FPGA器件。

下面对这四种乘法器节省技术展开讲解。　　用作WiMaxOFDM功能的高效复数乘法　　WiMax系统设计的一个最重要特征是反对向量频分适配(OFDM)。FPGA使得分别用于IFFT和FFT在线性时间内构建OFDM发送器和接收器显得尤其更容易。

诸如802.16a等协议必须256样点的FFT。而802.16e这些协议拒绝多种FFT样点，或者可以灵活性调整的FFT样点以适应环境动态信道和比特率拒绝(可拓展OFDMA)。　　复数乘法　　在继续执行256和1024样点FFT时，可通过Radix－4结构取得乘法器的最高效用于。FFT算法通过适配4样点线性傅里叶转换(DFT)蝶形结构展开分解成。

例如，一个16点的FFT可以通过按时间提取、按频率提取或其他涉及分解成方式用2级Radix－4DFT结构构建。第1级由4个4样点DFT构成，第2级某种程度由4个4点DFT构成。由于每个DFT的输入拒绝在馈送给下一级之前为结果获取3个振幅因子，因此第1级和第2级之间的9个振幅因子必须9次复数乘法。

　　初看上去，继续执行一次复数乘法必须4个乘法器和2个乘法/减法器。然而，该表达式可以新的写另外一种只需3个乘法器、3个加法器和2个减法器的表达式。值得注意的是，加法器是在FPGA的内核逻辑中构建的，用于了非常丰富的逐位进制模式(ripplemode)的标准化可编程逻辑单元(PLC)片。

　　如果D＝Dr＋jDi是复数数据，C＝Cr＋jCi是复数系数，那么复数乘法的标准表达式如下：　　E1:R＝D*C＝(Dr＋jDi)*(Cr＋jCi)＝Rr＋jRi(1)　　其中Rr＝Dr*Cr－Di*Ci,Ri＝Dr*Ci＋Di*Cr　　上述标准表达式拒绝用于4个乘法器。该表达式可以通过代数方法重新整理为：　　E2:Rr＝Dr*Cr－Di*Ci(2)　　E3:Rr＝Dr*Cr－Di*Ci＋0(3)　　E4:Rr＝Dr*Cr－Di*Ci＋(Dr*Ci－Di*Cr)－(Dr*Ci－Di*Cr)(4)　　E5:Rr＝(Dr*Cr－Dr*Ci＋Di*Cr－Di*Ci)＋(Dr*Ci－Di*Cr)(5)　　复数结果的新表达式是：　　E6:Rr＝[(Dr＋Di)*(Cr－Ci)]＋(Dr*Ci－Di*Cr)(3次乘法)(6)　　E7:Ri＝Dr*Ci＋Di*Cr(适配来自Rr的乘积)(7)　　如图1右图，拟合的复数乘法可以用3个乘法器、3个加法器和2个减法器构建。

值得注意的是，在FPGA中，乘法/除法模块所用的比较裸片面积要大于18×18的乘法器模块。　　图1：使用4个和3个乘法器的复数乘法。　　总之，所用乘法器数量增加25%可以带给下面两大益处之一：　　1.在完全相同FFT吞吐量的条件下可以较少用乘法器；　　2.在乘法器数量恒定的条件下可以提升FFT吞吐量。

　　数字上变频/下变频器中FIR滤波器的高效构建　　如下的三个高效乘法器技术可用作构建FPGA中的数字上变频和下变频。这早已沦为优化的重点领域，因为无线设计师必须符合将数据从十分低的取样速率向芯片处置速率移往的拒绝。数字下变频器/上变频器(DDC/DUC)子系统是基站内发送器/接收器的主要数字器件，以前是用便宜的仿真/混合信号器件构建的。

共计三种技术可以用来增加FPGA构建方案中的乘法器数量。　　1.系数平面的FIR滤波器可节省乘法器；　　2.分布式运算操作者用于嵌入式块存储器；　　3.级联分数梳状滤波器用于加法器。

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